12-BIT 250 MS / S ОДНОКАНАЛЬНИЙ ТРУБОПРОВІДНИЙ АЦП З 81 DB SFDR IN 0,13 UM CMOS

Заголовок (англійською): 
A 12-BIT 250 MS/S SINGLE-CHANNEL PIPELINE ADC WITH 81 DB SFDR IN 0.13 UM CMOS
Автор(и): 
Gu Jianhua
Yan Guojun
Ben Nengjun
Ключові слова (укр): 
трубопровідний АЦП; завантажувальні перемикачі; еталонний буфер; годинниковий буфер; терміни
Ключові слова (англ): 
pipeline ADC; bootstrap switches; reference buffer; clock buffer; timing
Анотація (укр): 
АЦП трубопроводу з роздільною здатністю 12 Мбіт / с, представлений та виготовлений в процесі CMOS 0.13um. Для високошвидкісних міркувань пропонується енергозберігаючий перемикач з буфером. Він використовує вихідний пристрій для ізоляції підсилювача залишків та великого конденсатора в перемикачі завантажувача. Запропоновано методики освітлення ємності навантаження на кожній стадії, щоб прискорити відповідні підсилювачі залишків (RA). Тактовий генератор та оптимізований таймер запропоновані для досягнення низького джиттера та покращення лінійності вибірки, заощаджуючи більше часу для вхідного вимикача. Референтний буфер і годинниковий буфер повністю інтегровані. Співвідношення сигнал-спотворення та шуму (SNDR) оцінюється шляхом прийняття належної схеми та перевірки вимірюваними результатами. Виміряний сигнал SNDR становить 63 дБ, а брехні – вільний динамічний діапазон (SFDR) – 81 дБ з 39 МГц. Площа ядра становить 2 мм2, а АЦП споживає 160 мВт на 1,3 В.
Анотація (англ): 
A 12bit 250-MS/s pipeline ADC is presented and fabricated in 0.13um CMOS process. A power efficient bootstrap switch with a buffer is proposed for high speed considerations. It utilizes a source follower to insulate the residue amplifier and the large capacitor in the bootstrap switch. Techniques of lightening load capacitance of each stage are proposed to speed up the corresponding residue amplifiers (RA). A clock generator and optimized timing are proposed to achieve low jitter and improve sampling linearity by saving more time for the input switch. The reference buffer and clock buffer are both fully integrated. The signal-to-distortion-and-noise-ratio (SNDR) is evaluated adopting a proper scheme and verified by the measured results. The measured SNDR is 63 dB and spurious free dynamic range (SFDR) is 81dB with 39 MHz. The core area is 2 mm2 and the ADC consumes 160 mW at 1.3V.
Публікатор: 
Київський національний університет будівництва і архітектури
Назва журналу, номер, рік випуску (укр): 
Управління розвитком складних систем, номер 36, 2018
Назва журналу, номер, рік випуску (рус): 
Управление развитием сложных систем, номер 36, 2018
Назва журналу, номер, рік випуску (англ): 
Management of Development of Complex Systems
Мова статті: 
English
Формат документа: 
application/pdf
Документ: 
26.pdf
Дата публікації: 
03 Октябрь 2018
Номер збірника: 
36
Розділ: 
УПРАВЛІННЯ ТЕХНОЛОГОГІЧНИМИ ПРОЦЕСАМИ
Університет автора: 
School of Mechanical and Electric Engineering, Yancheng Polytechnic College, Jiangsu Yancheng 224005, P.R. China; School of Mechatronic Engineering, Yancheng Polytechnic College, Jiangsu Yancheng 224005, P.R. China
References: 
  1. Zheng, X. et al. (2016). A 14-bit 250 MS/s Sampling Pipelined ADC in 180 nm CMOS Process, IEEE Transaction on Circuit and System, I, 1381-1392.
  2. Chien, Tseng et al. (2013). A 10-bit 200 MS/s Capacitor-Sharing Pipeline ADC, IEEE Transaction on Circuit and System, I, 2902-2910.
  3. Fang B., Wu, J. (2013). A 10-Bit 300-MS/s Pipelined ADC With Digital Calibration and Digital Bias Generation, IEEE J. Solid-State Circuits, 48, 670-683.
  4. Adeniran, O.et al. (2006). An Ultra-Energy-Efficient Wide-Bandwidth Video Pipeline ADC Using Optimized Architectural Partitioning, IEEE Transaction on Circuit and System, I, 2485-2497.
  5. Wenhua, Yang et al. (2001). A 3-V 340 mW 75-Msample/s CMOS ADC With 85-dB SFDR at Nyquist Input, IEEE J. Solid-State Circuits, 36, 1931-1936.
  6. Mehr, Iuri et al. (2000). A 55-mW 10-bit 40 MSample/s Nyquist-Rate CMOS ADC, IEEE J. Solid-State Circuits, 35,
    318-325.
  7. Zanchi, Alfio et al. (2005). A 16-bit 65-MS/s 3.3 V Pipeline ADC Core in SiGe BiCMOS With 78-dB SNR and 180-fs Jitter, IEEE J. Solid-State Circuits, 40, 1225-1236.
  8. Cai, H et al. (2016). A CMOS Switch-capacitor 14-bit 100MS/s Pipeline ADC with Over 100-dB SFDR International Journal of Electronics, 100(1), 62-71.
  9. Wang, X et al. (2017). A 12-bit 270 MS/s Pipelined ADC with SHA-Eliminating Front End, IEEE International Symposium on Circuit and Systems, 798-801.
  10. Larsson, A. et al. (2006). A 360 fJ/conversion-step, 14-bit 100 MS/s, Digitally Back Calibrated Pipelined ADC in 130-nm CMOS, Analog Integrated Circuit and Signal Process, 153-164.